por Robert S. Chau , Senior Fellow de Intel
Información general
Siguiendo las tendencias de rendimiento del transistor y la ampliación, mientras que el control de fugas parasitarias
La industria de semiconductores continúa impulsando la innovación tecnológica para mantener el ritmo con la Ley de Moore, la reducción de los transistores para que cada vez más se pueden embalar en un chip. Sin embargo, en los nodos de la tecnología de futuro, la capacidad para reducir el tamaño de transistores cada vez más problemática, en parte debido al empeoramiento de los efectos a corto canal y un aumento de las fugas parasitaria con la ampliación de la dimensión de la puerta de longitud. Ambas fugas en los transistores de estado (que aumenta con la reducción de la dimensión puerta de longitud) y las fugas de óxido de puerta (que aumenta con la disminución de espesor de la puerta dieléctrica) están contribuyendo al aumento de la disipación de potencia con escala.
Para abordar el transistor fuera del estado problema de fugas, en 2002, Intel ha desarrollado del mundo CMOS primer transistor tri-gate, ¹ que emplea un diseño de puerta de la novela en tres dimensiones que mejora la transmisión de corriente al tiempo que reduce la fuga de corriente cuando el transistor está en "off del Estado. Desde entonces, Intel ha mejorado el rendimiento y la eficiencia energética del transistor, al integrar el diseño de tres puertas con otra tecnología de proceso de silicio y las innovaciones de materiales, incluyendo silicio rígido, dieléctricos high-k de la puerta, los electrodos de puerta de metal, y epitaxially planteadas fuente / drenaje. El resultado es un transistor no planas que pueden proporcionar NMOS 30 por ciento mayor unidad actual y PMOS 60 por ciento mayor que la unidad actual optimizada, los transistores de 65 nm plano el estado de la técnica de nodo en la misma salida fuera de estado. ² Este resultado muestra que los beneficios de las innovaciones de silicio distintas son, en efecto aditivo y se pueden combinar para ampliar y continuar con la ampliación CMOS y las tendencias de rendimiento.
Elevar el diseño de transistores CMOS de tres dimensiones
Desde su creación a finales de 1950, los transistores planares han actuado como el elemento básico de los microprocesadores. La escala de los transistores planares requiere la ampliación de los óxidos de puerta y la fuente / uniones de drenaje. Sin embargo, como estos elementos de transistores se vuelven más difíciles a escala, también lo hace la longitud de la puerta del transistor. La escala de los transistores planar es cada vez más difícil debido al empeoramiento de la electrostática y el rendimiento a corto canal con la reducción de dimensión de la puerta de longitud.
Una arquitectura de nuevo transistor que puede mejorar significativamente la electrostática y el rendimiento a corto canal es el transistor de tres puertas, como se muestra en Figura 1 . Este transistor, que puede ser fabricado o en el substrato o sustrato SOI estándar de silicio a granel, tiene un electrodo de puerta en la parte superior y dos electrodos de puerta en los lados del cuerpo de silicio. -La puerta del transistor superior tiene física puerta longitud L y G física puerta de anchura W Si, mientras que la-puerta del transistor lado tiene la puerta física longitud L y G física ancho de la puerta H Si, como se muestra en Figura 1 .
En general, la electrostática, por lo tanto el rendimiento de canal corto, de la puerta del transistor tri-es una función de la proporción de la efectiva G L a la efectiva Si W. La escala de W Si provee un botón adicional para mejorar la electrostática transistor con L escala G, además de óxido de la puerta y la fuente / escalas de conexiones de desagüe. La prima total de la unidad de corriente del transistor es una función de la suma de las corrientes de impulsión aportados por la puerta del transistor, la parte superior y los dos transistores de la puerta del lado, que a su vez es una función de la suma de 2 * H Si y Si W . Por lo tanto, el más alto el transistor, mayor será la unidad de prima total actual.
Mejorar el diseño hasta la integración innovadora
Para un funcionamiento más rápido y más fresco de los transistores no planas, Intel mejorado aún más el diseño de tres puertas mediante la integración con varias tecnologías avanzadas de semiconductores.
Cepa de ingeniería
Intel ha estado usando ingeniería de tensión en sus 90 nm y 65 nm NMOS plana proceso y transistores PMOS para mejorar su rendimiento y está aplicando la técnica a la arquitectura de tres puertas no planas. ingeniería de tensión mejora tanto la movilidad de los electrones y la movilidad del agujero de la CMOS de transistores tri-gate y mejora el rendimiento del transistor CMOS.
High-k/metal puerta de la pila
El CMOS transistores tri-gate utilizar un alto-k (constante dieléctrica) material para reemplazar el transistor de dióxido de silicio tradicionales dieléctrica, así como sustituir la puerta de polisilicio electrodo convencional con electrodos de puerta de metal con cierre workfunction a la midgap. El uso de la pila high-k/metal-gate reduce la fuga de óxido de la puerta frente a la puerta SiO2/polysilicon pila estándar. El uso de electrodos de metal elimina el agotamiento de polisilicio y mejora el rendimiento del transistor. Además, el uso de electrodos de metal con workfunctions proximidad al midgap también permite la reducción de las concentraciones de sustrato dopaje, mejorando así la movilidad del transistor y por lo tanto, el rendimiento del transistor en general.
Doble fuente epitaxial planteadas estructura de drenaje
El CMOS integrada transistor tri-gate utiliza una fuente única planteadas estructura de drenaje construido a través de la deposición epitaxial del silicio para el transistor NMOS y SIGE para el transistor PMOS. Las regiones de origen y de drenaje se plantean con respecto al plano de la interfaz de puerta de sustrato de óxido de silicio para reducir la resistencia del parásito, lo que mejora el rendimiento del dispositivo.
Intel ha fabricado prototipos de la CMOS integrada de triple puerta de transistores en SOI, así como sustratos de silicio a granel. El transistor tri-gate en el silicio a granel y en SOI demuestra escala equivalente y el rendimiento a corto canal y rendimiento de la unidad del transistor.
Mejora del rendimiento con los transistores integrados tri-gate
En las pruebas de referencia, Intel demostró que NMOS integrada tri-gate y los transistores PMOS mostró un excelente control de los efectos de canal corto (SCE), lo que lleva a la reducción de fugas parásitas y el consumo de energía reducido. Los transistores tri-gate también demostró un mayor rendimiento, en términos de la unidad actual, en comparación con un optimizado, el transistor planar estado de la técnica-de 65 nm-nodo (véase Figura 2 ). Para un transistor dado el estado de fuga de corriente (I OFF), integrado tri-puerta del transistor NMOS había mayor a 30 por ciento actual (que DSAT) que el transistor planar. Este efecto es aún más pronunciado para la gestión integrada de triple puerta del transistor PMOS, que producía el 60 por ciento más que DSAT que el transistor plano en un yo OFF dado.
Figura 2. Integrados NMOS tri-puerta y los transistores PMOS demostrar rendimiento de la unidad actual de registro. La unidad actual, me DSAT, se normaliza a la anchura total del dispositivo, por ejemplo, 2 * H Si W Si +.
Intel también ha producido funcionales tri-gate RAM estática (SRAM) células (ver Figura 3 ) con una célula de lectura actual 1,5 veces mayor que el de las células de SRAM plana. Al construir hacia arriba, como se muestra en la Figura 4 , la arquitectura de tres-puerta proporciona más anchura del dispositivo de un tamaño determinado de células en comparación con el estándar del transistor planar-proporcionando así un alto nivel de lectura actual porque la corriente total es una función directa de la anchura total del dispositivo.
Intel también ha producido funcionales tri-gate RAM estática (SRAM) células (ver Figura 3 ) con una célula de lectura actual 1,5 veces mayor que el de las células de SRAM plana. Al construir hacia arriba, como se muestra en la Figura 4 , la arquitectura de tres-puerta proporciona más anchura del dispositivo de un tamaño determinado de células en comparación con el estándar del transistor planar-proporcionando así un alto nivel de lectura actual porque la corriente total es una función directa de la anchura total del dispositivo.
Figura 3. Primer plano de la puerta de SRAM células-tri.
Figura 4. Una puerta de la célula de SRAM-tri 1.5x muestra de células superiores lectura actual en comparación con el estándar
célula de SRAM plana de tamaño de las células equivalentes debido a la mayor dispositivo Z anchura total total = 2 * H Si W Si +.
Resumen
Como los transistores más pequeños, las corrientes de fuga parasitarias y la disipación de energía convertido en temas importantes. Al integrar el nuevo diseño tridimensional de los transistores tri-gate con tecnología avanzada de semiconductores, tales como la ingeniería de tensión y la puerta high-k/metal pila, Intel ha desarrollado un enfoque innovador hacia la solución del problema de fuga de corriente al mismo tiempo mejorar el rendimiento del dispositivo.
El CMOS integrados transistores tri-gate desempeñará un papel fundamental en la filosofía de Intel de rendimiento con eficiencia energética, ya que tienen una fuga de corriente más baja y consumen menos energía que transistores planar.
Debido a que los transistores tri-gate mejorar en gran medida el rendimiento y la eficiencia energética, que permitirá a Intel de ampliar la escala de los transistores de silicio. Intel espera que los transistores tri-gate podría convertirse en el bloque de construcción básico de los microprocesadores en los nodos de la tecnología futura. La tecnología puede ser integrada en un proceso económico, de fabricación de alto volumen, lo que de alto rendimiento y productos de bajo consumo.
Tomado de: http://www.intel.com/technology/silicon/integrated_cmos.htm
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